本文介绍，对于许多板来说，由于不适当的可测试性设计(DFT, design for testability)而失去对关键节点的探测可能完全地毁坏缺陷覆盖率。

　　为了确认一块板是否工作，测试工程师需要探测印刷电路板上的所有节点。可是，由于多方面的原因，包括板的性能、产品尺寸、到达市场的时间和BGA这类封装远见的使用，完全的电气探测已经变成一个不合理的指望。同时，越来越多的证据表明电路板并不象制造商曾经所认为的那样毫无缺陷。要确认今天的板要求设计者提供尽可能多的可测试性，并且围绕那些设计建立一个有效的测试策略。

　　何处着手？
　　作为第一步，人们必须问，“什么是完全探测？”可探测性基本上分为两类：电气和目测。传统上，电气探测意味着通过传统针床的接触。可是，在高复杂程度的板上，这个定义上的完全探测可能要求比ICT与夹具能够有效处理的更多的节点。

　　另一方面，在一个分布式的、智能测试方法中，每个测试或检查步骤都查找其尽可能找到的缺陷。相反，下游的步骤不再查找在较早的步骤中已经确认的缺陷。因此，通过自动光学检查(AOI)或自动X射线检查(AXI)可见的焊接点看作是可探测的，这减少了要求完全测试的电气探测点的数量。同样，边界扫描可以提供电气探测，而不要直接的物理接触。

　　可测试性设计(DFT)方法可以进一步降低对探测的需求。测试工程师检查所预测的缺陷谱，将每个缺陷水平的测试目标瞄准在找出这些缺陷的方法上；测试方法就是要定义注重哪些DFT需求。最佳的方法，比如布局指引和其他设计规则，也会简化测试。另外，DFT必须使得诊断分析更容易，以减少诊断时间和成本以及减少报废。事实上，过多的报废很快压抑所有其它成本。

　　通常，一种方法是用X射线检查来测试所有可能的焊接点，用ICT找出所有其他东西，对这两种方法进行协调。现有的软件包评估X射线将发现的缺陷将这个信息传递给ICT，减少测试的复杂性、夹具的复杂性和成本。这种结合也可以预测对于特殊的板达到良好的缺陷覆盖率所必需的最少节点数。这种预测给测试工程师一种得到设计者注意的手段，特别如果该信息在布局之前可以得到，这时的可能减少到大市场的时间(time-to-market)。

　　许多自动测试设备(ATE)供应商提供工具来帮助选择最佳探测点，这些在板的布局期间应用时作用最佳。可是，即使在布局之后，也可以为针床探测建议一套实际板的节点，不会损失缺陷覆盖率。对于许多板，在某些少数、关键的节点上失去探测可能毁坏可测试性。用不适当的DFT在一块板上绘制缺陷覆盖区域与节点探测可能显示覆盖率实际上随着甚至很小的探测损失而消失。例如，不能禁止振荡器的输入可能导致所有下游数字元件的ICT不稳定。

　　边界扫描
　　减少物理电气探测的需要而不降低可测试性的一种方法是在设计期间将边界扫描结合到元件与板中。虽然元件级的边界扫描正变得越来越普遍，板的设计很少充分利用该技术。还有一种边界扫描“硅片”测试允许检查那些坐落于边界扫描零件之间的传统元件，而不直接接触所有节点。

　　那些制造高复杂性板的公司越来越多地结合使用边界扫描，经常将20-50边界扫描元件串联在一起。最近遇到一块这种板，含有8888个节点，可探测6000个，这对任何电气测试机的有效容量都是一个挑战。将边界扫描互连测试与硅片测试结合把必须的节点数量降低到大约3450个。

　　即使用最佳的DFT，探测点数量的减少也是不同的，取决于板的设计。表格显示按产品和行业对于PCB的探测点数量的减少。探测点由DFT选择以达到最大缺陷覆盖率。

　　协作关系
　　设计者们知道板都需要测试可访问性。测试工程师，手上的资料是节点列表和材料清单，他们可以进行快速的分析，这允许他们要求设计者提供对那些最关键的节点的探测。增加一些设计规则，例如将电阻放置在可输出线上，提供中断时钟的简单方法和插入其他控制点，这些都使得板的可测试性大大地改善。

　　许多DFT的偏爱都涉及ICT，它仍然是大多数公司的主要方法，它对DFT的要求更好理解。在一家公司(Agilent Technologies Inc.)，最初的DFT审核是在一旦有原理图时或设计者开始布局板时就进行。测试工程师必须作一天的检查，这时，虽然不知道测试点的信息，但是也要查找元件的探测和其他原理上的问题。在布局之后，进行另一次更正式的DFT审核，即寻找连通性、节点位置等。这个方法更快地将测试工程师放入直接与设计室一起的工作循环，因此其关系更加有协作性。

　　在新产品开发中的最重要因素仍然是到达市场的时间。例如，当要求妥协时，如标准焊盘尺寸，如果测试工程师足够早地与设计者商量，他们通常会协作的。要求一致的元件方向一般都会满足，首选的零件程序、首选与可靠的供应商名单、对高品质元件的要求等也是如此。

　　通常，多个采购渠道也会得到良好的反应，虽然经理们必须支持它。不幸的是，多个采购渠道可能使AOI和AXI的作用复杂化，因为电气特性一样的零件的几何形状在供应商之间可能不一致。这里有一个权衡：设计者更可能会拒绝可测试性的妥协，因为意味着增加测试焊盘和旁路孔这些东西，要求额外的空间和工作。零件贴装位置的改变也是不好接收的 - 例如，“由于X射线的局限，不要将零件放在另一面有零件的这一面”。零件贴装位置通常是板的布局的第一步，虽然不是完全不变，但在多数情况中可以看作是最终定案。

　　不断变化的前景
　　生产运作从传统的OEM向合约制造商(CM)的转移加宽了设计者和那些使用其作品的人之间的通信间隙。特别是，随着OEM运作内的实际生产继续减少，具有制造经验的人们转移到其他工作或其他公司，造成制造与测试的技术专长的衰退。大型OEM曾经以有昂贵的研究机构而自豪，它标记着最好的制造能力。这种高级的技术知识基础要么停滞不前，要么也在衰退。

　　在CM与OEM之间的伙伴关系经历很长的路程，来联接前面所提到的隔阂。正如设计与测试工程师之间的关系一样，重要的是要认识两方面为了降低整体成本和满足到达市场时间与攀升目标所作的努力。

图1，ICT, AXI和AOI：考虑使用每个技术优势的测试方法可以避免不必要的测试覆盖

　　看看图中的三个圆圈和产品缺陷谱，可以考虑发挥每一个技术优点的方法，尽可能地避免测试。你应该决定AOI, AXI和边界扫描是否合理以及如何利用。如果公司政策是要按照板的布局、CAD与设计规则采用最好的方法，那么应该将这些方法结合在产品中。当一个板的设计来到时，应该考虑一套测试方案，包括AOI, AXI, ICT和边界扫描的某种结合，每一个完成其最擅长的部分。许多制造运作尝试“全能型的”方法，例如只选择AOI因为它便宜，或者只关心电气测试，在线的和功能的，但是这种方法可能不是最佳的。而，目标应该是在送出无缺陷产品的同时将报废减到最小。如果达到这一点，测试和修理的时间也将完全可能减少。

　　结论
　　自动测试设备(ATE)工业已经受到有限的板的可探测性的挑战，提供了多元的解决方案。设计者与测试工程师尽早沟通大大地提高了在有限的可探测性板上的成功。他们第一个共同的任务是分布式的、智能的测试原则，即确认板上什么零件由于现有的自动检查设备不要求电气测试，并且突出最佳的电气测试点。其次，设计者使用DFT指南和最佳的方法，大大地减轻了测试工程师的挑战，减少报废和保证无缺陷产品的出货。

　　几个重要的保持了ICT优势的测试技术是相当重要的，这些优势包括测试的开发和元件级诊断自动化(甚至在一个探测受限制的板的测试环境中)。这些技术包括边界扫描及其测试周围传统零件的应用。在板的布局期间将DFT技术应用来优化可测试性，可以使测试的覆盖率达到最大。

1. References:
2. R. Baizer, "Electrical In-Circuit Test Methods for Limited Access Boards," Proceedings of Etronix, Feb. 27, 2001.
3. C. Coombs, ed., Printed Circuits Handbook - The Density Revolution, 5th Edition, Chapter 51, McGraw-Hill, 2001.
4. T.W. Williams, K.P.Parker, "Design for Testability - A Survey," Proceedings of the IEEE, Vol. 71, No. 1, Jan. 1983.

　　Stig Oresjo, senior test strategy consultant, and Barry Odbert, program manager, may be contacted at Agilent Technologies Inc., 815 S.W. 14th St., Loveland, CO 80537; E-mail: stig_oresjo@agilent.com;  barry_odbert@agilent.com. 

(Presented by Aaron 09/02/2002)